（為功能驗(yàn)證提供測(cè)試向量自動(dòng)生成）
Synopsys公司的Vera是為模塊、子系統(tǒng)、和整個(gè)系統(tǒng)提供完整測(cè)試向量自動(dòng)生成的工具。Vera 測(cè)試向量自動(dòng)生成技術(shù)基于OpenVera。OpenVera是一個(gè)直觀的、高級(jí)的、面向?qū)ο蟮木幊陶Z(yǔ)言，它是專為滿足功能測(cè)試的特殊需求而開發(fā)出來(lái)的。
使用Vera可以在一個(gè)較高的抽象層上對(duì)測(cè)試目標(biāo)進(jìn)行快速建模。Vera可以在測(cè)試環(huán)境中創(chuàng)建具有測(cè)試向量自動(dòng)生成及自檢驗(yàn)功能的測(cè)試環(huán)境。這種測(cè)試環(huán)境 可以模擬出現(xiàn)實(shí)環(huán)境中施加的激勵(lì)，找出隱藏于角落中的設(shè)計(jì)錯(cuò)誤。因?yàn)闇y(cè)試環(huán)境具有自檢驗(yàn)的功能，所以無(wú)需對(duì)波形和報(bào)告做大量的人工分析，同時(shí)它還可以進(jìn)行 動(dòng)態(tài)功能覆蓋率分析，及時(shí)反饋覆蓋率信息，從而可以更加有效的生成高覆蓋率的測(cè)試激勵(lì)。
- 提高覆蓋率的自動(dòng)化過(guò)程，縮短了驗(yàn)證時(shí)間
- 利用OpenVera(一種開源的硬件驗(yàn)證語(yǔ)言)創(chuàng)建可擴(kuò)展的、可重用的測(cè)試向量
- 對(duì)Verilog、VHDL和SystemC設(shè)計(jì)均可以采用同樣的測(cè)試向量
- 全面的覆蓋率分析對(duì)復(fù)雜的設(shè)計(jì)提供詳細(xì)的驗(yàn)證信息
- 交互式的測(cè)試生成方式令仿真更加有效
- 提供了大量的OpenVera 驗(yàn)證IP，令驗(yàn)證環(huán)境的創(chuàng)建和初始化更加
