VCS 邏輯仿真器

 

VCS 數(shù)字邏輯仿真器和VCS MX混合HDL語言仿真器都是Synopsys的智能RTL驗(yàn)證解決方案的基石。VCS是業(yè)界領(lǐng)先的仿真器，支持本征斷言（native assertion）描述、自動測試平臺生成技術(shù)（testbench）、以及代碼和斷言覆蓋引擎，確保智能化驗(yàn)證的實(shí)現(xiàn)。VCS中本征代碼支持 （Native）技術(shù)確保了設(shè)計驗(yàn)證的效率、性能和質(zhì)量，并縮短了驗(yàn)證周期。VCS中的本征代碼技術(shù)實(shí)現(xiàn)了在單一工具中，支持可驗(yàn)證性設(shè)計（DFV），及 覆蓋率驅(qū)動和約束的隨機(jī)激勵生成。其本征對斷言的支持和所包含的豐富的斷言檢查工具庫保證了設(shè)計人員能夠方便地采用DFV技術(shù)來查找錯誤和提高驗(yàn)證質(zhì)量。 此外，斷言可以作為設(shè)計要求重復(fù)利用，在Synopsys的混合RTL規(guī)則驗(yàn)證產(chǎn)品Magellan中進(jìn)行形式驗(yàn)證。
VCS對專用集成電路（ASIC）生產(chǎn)商的建模和仿真簽核（Sign-off）提供了支持。
VCS對統(tǒng)一的設(shè)計和驗(yàn)證語言標(biāo)準(zhǔn)SystemVerilog提供支持。SystemVerilog增強(qiáng)了設(shè)計人員的能力，加快了驗(yàn)證速度并提高了驗(yàn)證的質(zhì)量。
對于要求在RTL環(huán)境中使用SystemC模型進(jìn)行驗(yàn)證的設(shè)計團(tuán)隊(duì)，VCS提供了支持OSCI SystemC的直接內(nèi)核接口（DKI）和支持System Studio的直接內(nèi)核接口（DKI）。

主要優(yōu)點(diǎn)：

• 本征測試平臺（testbench）、斷言和完備的覆蓋率測試技術(shù)，為Verilog 和混合HDL驗(yàn)證帶來2-5倍的性能提升

• 為SystemVerilog設(shè)計和基于斷言的驗(yàn)證提供支持，確保更高的設(shè)計和驗(yàn)證效率

• 提供最高的性能和容量，加快產(chǎn)品上市周期

• 通過集成NanoSim實(shí)現(xiàn)了具有最高處理能力的混合信號仿真環(huán)境

• 采用單個統(tǒng)一工具，實(shí)現(xiàn)Verilog和混合HDL RTL及SystemC的支持

• 支持所有主要的UNIX和Linux平臺