DesignWare?驗(yàn)證IP解決方案
概述
針對(duì)業(yè)界各種最為常用的總線協(xié)議，Synopsys為工程師提供了最為廣泛的驗(yàn)證IP組合，其中包括AMBA 3 AXI、AMBA 2.0、PCI Express、USB 2.0 OTG、Ethernet、Serial ATA和數(shù)千個(gè)存儲(chǔ)器模型。
DesignWare驗(yàn)證IP能夠輕松集成到Verilog、SystemVerilog、VHDL和OpenVera測(cè)試平臺(tái)內(nèi)，可用于生成總線測(cè)試流以及檢查違背協(xié)議錯(cuò)誤。可通過各種監(jiān)測(cè)器提供廣泛深入的報(bào)告，指明總線協(xié)議的功能覆蓋率。
DesignWare驗(yàn)證IP提供了一個(gè)易于使用的命令行界面，適用于各種業(yè)界最常使用的仿真器，包括Synopsys VCS、Mentor Graphics ModelSim和Cadence NC-Sim。
SystemVerilog的驗(yàn)證IP和驗(yàn)證方法手冊(cè)(VMM)
《SystemVerilog驗(yàn)證方法手冊(cè)》由Synopsys和ARM共同編制，定義了一種覆蓋率驅(qū)動(dòng)的帶約束的隨機(jī)測(cè)試方法， 從而可以加速達(dá)成覆蓋率目標(biāo)。。DesignWare驗(yàn)證IP為此手冊(cè)提供了廣泛深入的支持，并包括了場(chǎng)景生成器以及事務(wù)處理器，顯著縮短了測(cè)試平臺(tái)開發(fā)時(shí)間。
驗(yàn)證IP和原生測(cè)試平臺(tái)
為了實(shí)現(xiàn)高性能驗(yàn)證，DesignWare驗(yàn)證IP支持VCS原生測(cè)試平臺(tái)(NTB)技術(shù)。VCS原生地將驗(yàn)證結(jié)合在內(nèi)，提供了最高快出五倍的運(yùn)行效率。DesignWare驗(yàn)證IP還支持Pioneer NTB、Synopsys測(cè)試平臺(tái)自動(dòng)化工具，在ModelSim和NC-Sim仿真環(huán)境中均提供了出色的性能。
VCS驗(yàn)證庫
VCS驗(yàn)證庫是業(yè)界范圍最廣泛的基于標(biāo)準(zhǔn)驗(yàn)證IP的產(chǎn)品組合，集Verilog、SystemVerilog、OpenVera和VHDL測(cè)試平臺(tái)于一身，能夠生成總線流并對(duì)總線流做出響應(yīng)，還能檢查違背協(xié)議錯(cuò)誤，并可生成覆蓋率報(bào)告。VCS驗(yàn)證庫通過采用Synopsys的基準(zhǔn)驗(yàn)證方法(RVM)支持《SystemVerilog的驗(yàn)證方法手冊(cè)(VMM)》。在VCS內(nèi)對(duì)原生測(cè)試平臺(tái)的支持提供了高達(dá)五倍的效率提升。
主要特色
- 業(yè)界最為廣泛的驗(yàn)證IP產(chǎn)品組合
- 采用VCS可獲得高達(dá)五倍的仿真性能提升
- 支持經(jīng)實(shí)際檢驗(yàn)的SystemVerilog驗(yàn)證方法
- 包含各種測(cè)試平臺(tái)示例，加快學(xué)習(xí)，加速測(cè)試平臺(tái)的開發(fā)