（定制設(shè)計(jì)的晶體管級(jí)靜態(tài)時(shí)序分析解決方案）
隨著工藝尺寸達(dá)到90納米（nm）及以下尺寸，會(huì)出現(xiàn)許多影響時(shí)序的納米效應(yīng)。要精確地分析這些效應(yīng)，需要我們能夠識(shí)別出真正的時(shí)序問題。Synopsys?的NanoTime工具屬于下一代的晶體管級(jí)靜態(tài)時(shí)序分析解決方案，這個(gè)方案解決了與定制設(shè)計(jì)相關(guān)的信號(hào)完整性（SI）分析方面的新挑戰(zhàn)。NanoTime提供了并發(fā)的時(shí)序和SI分析，其精確度在HSPICE?的5%以內(nèi)，而且分析復(fù)雜晶體管電路所需執(zhí)行時(shí)間大為縮短。這個(gè)方案能夠與Synopsys的PrimeTime產(chǎn)品完美集成，可對(duì)包含了門級(jí)電路和晶體管級(jí)模塊的設(shè)計(jì)方案進(jìn)行全芯片分析。NanoTime是Synopsys的定制設(shè)計(jì)驗(yàn)證解決方案中的一個(gè)關(guān)鍵組成部分，其它解決方案包括了用于電路仿真的NanoSim、HSIM和HSPICE以及用于符號(hào)仿真的ESP-CV。
面臨的挑戰(zhàn)
- 對(duì)串?dāng)_延遲進(jìn)行精確的晶體管級(jí)分析
隨著設(shè)計(jì)尺寸降至90納米及以下，串優(yōu)延遲已經(jīng)占據(jù)了總延遲的25%以上。以前的解決方案包括配備了可選的第三 方串?dāng)_延遲分析的傳統(tǒng)靜態(tài)時(shí)序分析，這種解決方案不能提供所需要的精確度和效率。并發(fā)的時(shí)序和SI是成功制造 芯片不可或缺的條件。
- 全芯片時(shí)序驗(yàn)證
晶體管級(jí)和門級(jí)電路靜態(tài)時(shí)序分析需要協(xié)同工作，以完成全芯片時(shí)序驗(yàn)證，而且要求配備PrimeTime以完成無縫和精確的從定制設(shè)計(jì)到門級(jí)電路的時(shí)序分析流程。為了達(dá)到 更高的效率，NanoTime的指令與PrimeTime盡可能保持相同。