RTL （綜合）
DC Expert（邏輯綜合的工業(yè)標準）
Design CompilerTM 或DC ExpertTM 可以將您的Verilog或VHDL語言的高級設(shè)計描述轉(zhuǎn)換成優(yōu)化的門級設(shè)計。該Design Compiler系列軟件是一完整的解決方案，它支持單層次設(shè)計和多層次設(shè)計，并能在時序、測試、功耗和面積方面優(yōu)化同步和異步設(shè)計。Design Compiler能檢測設(shè)計的約束條件，包括在各種負載、溫度和電源電壓情況下的時序、面積和功耗約束。DC Expert用戶還可享受易于升級到DC Ultra，即最好的Design Compiler版本。
Synopsys的RTL綜合工具是ASIC設(shè)計人員首選的工具，自從1987年以來在全球范圍，也是當前90%以上ASIC設(shè)計人員廣泛使用的軟件。使用Design Compiler系列軟件僅有低于1%的設(shè)計風險。由于幾乎所有的硅片供應(yīng)商、IP供應(yīng)商和庫的供應(yīng)商都支持Design Compiler，你可以有選擇采用工藝的靈活性，Design Compiler不斷進行性能改進，支持高性能設(shè)計風格包括鎖存器和復(fù)雜的同步時鐘方案。Design Compiler能使IC設(shè)計人員以最短的時間獲得最佳的設(shè)計結(jié)果。
● 快速生成、面積有效的ASIC設(shè)計，采用用戶指定的標準單元或門陣列庫可將設(shè)計從一種工藝轉(zhuǎn)換成另一種工藝
● 實際得到所有硅片、庫和IP供應(yīng)商的支持
● 能使設(shè)計人員有效地進行靜態(tài)時序分析、測試綜合和功耗綜合集成，形成完整的解決方案
● 易于從DC Expert升級為DC Ultra
RTL Synthesis
– DC Ultra
– Power Compiler
– DFT Compiler
– DFT MAX
– BSD Compiler