RTL （綜合）

DC Expert（邏輯綜合的工業(yè)標(biāo)準(zhǔn)）

Design Compiler^TM 或DC Expert^TM 可以將您的Verilog或VHDL語(yǔ)言的高級(jí)設(shè)計(jì)描述轉(zhuǎn)換成優(yōu)化的門級(jí)設(shè)計(jì)。該Design Compiler系列軟件是一完整的解決方案，它支持單層次設(shè)計(jì)和多層次設(shè)計(jì)，并能在時(shí)序、測(cè)試、功耗和面積方面優(yōu)化同步和異步設(shè)計(jì)。Design Compiler能檢測(cè)設(shè)計(jì)的約束條件，包括在各種負(fù)載、溫度和電源電壓情況下的時(shí)序、面積和功耗約束。DC Expert用戶還可享受易于升級(jí)到DC Ultra，即最好的Design Compiler版本。

Synopsys的RTL綜合工具是ASIC設(shè)計(jì)人員首選的工具，自從1987年以來(lái)在全球范圍，也是當(dāng)前90%以上ASIC設(shè)計(jì)人員廣泛使用的軟件。使用Design Compiler系列軟件僅有低于1%的設(shè)計(jì)風(fēng)險(xiǎn)。由于幾乎所有的硅片供應(yīng)商、IP供應(yīng)商和庫(kù)的供應(yīng)商都支持Design Compiler，你可以有選擇采用工藝的靈活性，Design Compiler不斷進(jìn)行性能改進(jìn)，支持高性能設(shè)計(jì)風(fēng)格包括鎖存器和復(fù)雜的同步時(shí)鐘方案。Design Compiler能使IC設(shè)計(jì)人員以最短的時(shí)間獲得最佳的設(shè)計(jì)結(jié)果。

● 快速生成、面積有效的ASIC設(shè)計(jì)，采用用戶指定的標(biāo)準(zhǔn)單元或門陣列庫(kù)可將設(shè)計(jì)從一種工藝轉(zhuǎn)換成另一種工藝

● 實(shí)際得到所有硅片、庫(kù)和IP供應(yīng)商的支持

● 能使設(shè)計(jì)人員有效地進(jìn)行靜態(tài)時(shí)序分析、測(cè)試綜合和功耗綜合集成，形成完整的解決方案

● 易于從DC Expert升級(jí)為DC Ultra

RTL Synthesis

– DC Ultra
– Power Compiler
– DFT Compiler
– DFT MAX
– BSD Compiler